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台積、英特爾、三星組小晶片聯盟

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攜手超微、高通等七大咖成立UCIe 建立晶片到晶片互連標準 打造產業生態系

台積電。報系資料照
台積電。報系資料照

本文共1149字

經濟日報 記者尹慧中、鐘惠玲/台北報導

台積電(2330)(2330)、英特爾、三星暫時拋開在晶圓代工領域的競爭態勢,昨(3)日宣布攜手超微、高通、安謀、日月光、Meta等十家涵蓋晶圓製造、IC設計、封裝測試、雲端、網路服務業大咖,組成「UCIe產業聯盟」,目標建立晶片到晶片(die-to-die)的互連標準,並促進開放式小晶片(Chiplet)生態系。

小晶片(Chiplet)

小晶片(Chiplet)技術是將多顆切割好的小晶片整合在一個先進封裝內,為了將這些不同功能的晶片整合,運用小晶片設計相較設計大的系統單晶片(SoC)更有助產品成本下降、運算效率提升。因應晶片複雜程度提高與更複雜的封裝需求,包含搭配3/5/7奈米各別所需小晶片,也衍生晶片異質整合與先進封裝、先進測試與更多探針卡、高階載板等需求。

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因應半導體界的小晶片趨勢持續發展,UCIe產業聯盟正處於整合成開放標準組織的最後階段,今年稍晚整合成新的UCIe產業組織之後,成員企業將開始著手下一世代的UCIe技術,包含定義小晶片外型規格、管理、強化後的安全性與其他必要協定。

UCIe產業聯盟成員包括英特爾、台積電、日月光、超微、高通、三星、安謀、Google Cloud、Meta、微軟等十家大咖。業界看好,隨著大咖籌組生態系聯盟,將使得未來小晶片技術發展腳步更順利,有助半導體產業邁向新的里程碑,消費者也能體驗到整合度更好的終端裝置。

業界分析,小晶片架構設計有助降低IC設計與系統客戶成本,近年來半導體大廠皆已積極布局,特別是相關架構仰賴先進封裝技術,進而實現差異化的堆疊,業界形容相關技術就是「半導體界的樂高」,能讓小晶片發揮更高效率,同時因整合不同奈米製程,而得以降低成本。

英特爾認為,將多個小晶片整合至單一封裝,在各個市場提供產品創新,是半導體產業的未來,也是英特爾IDM 2.0策略的重要支柱。把來自不同廠商的設計IP與製程技術匯聚在一起,想要真正利用模組化架構的潛力,就需要開放式的生態系。這個由UCIe所建立的小晶片生態系,為可互通小晶片建立統一標準踏出關鍵的一步。

台積電早在十年前開始耕耘先進封裝,結合自身晶圓代工龍頭的實力,快速拉開和對手的差距,同時正大舉擴充先進封裝產能。

台積電先進封裝竹南AP6廠去年SoIC部分設備已移入,Info相關部分則目標是今年到位,整體將在今年底量產。

三星先前也已陸續更新異質封裝技術,最早在2018年推出首款I-Cube2方案,後續在2020年推出X-Cube方案的3D堆疊設計,去年也已更新I-Cube第四代方案。

UCIe產業聯盟將提出的UCIe規範,是開放式業界標準,定義封裝內部小晶片的互連,期盼在封裝層級促成一個開放式小晶片生態系與無所不在的互連,希望讓業者打造系統單晶片(SoC)時,可自由搭配來自多個廠商生態系的小晶片零件。

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